Sự khác biệt giữa Verilog và VHDL
Verilog và VHDL là ngôn ngữ mô tả Phần cứng được sử dụng để viết chương trình cho các chip điện tử. Những ngôn ngữ này được sử dụng trong các thiết bị điện tử không chia sẻ kiến trúc cơ bản của máy tính. VHDL là cũ của hai, và được dựa trên Ada và Pascal, do đó thừa hưởng đặc điểm từ cả hai ngôn ngữ. Verilog là tương đối gần đây, và theo các phương pháp mã hóa của ngôn ngữ lập trình C.
VHDL là một ngôn ngữ đánh máy mạnh, và các kịch bản không phải là mạnh mẽ đánh máy, không thể biên dịch. Một ngôn ngữ đánh máy mạnh như VHDL không cho phép intermixing, hoặc hoạt động của các biến, với các lớp khác nhau. Verilog sử dụng gõ yếu, mà là đối diện của một ngôn ngữ đánh máy mạnh mẽ. Một sự khác biệt là độ nhạy của trường hợp. Verilog là trường hợp nhạy cảm, và sẽ không nhận ra một biến nếu trường hợp được sử dụng không phù hợp với những gì nó đã được trước đó. Mặt khác, VHDL không phải là trường hợp nhạy cảm, và người dùng có thể tự do thay đổi các trường hợp, miễn là các nhân vật trong tên, và trật tự, giữ nguyên.
Nhìn chung, Verilog dễ học hơn VHDL. Điều này là do, một phần, đến sự phổ biến của ngôn ngữ lập trình C, làm cho hầu hết các lập trình quen thuộc với các công ước được sử dụng trong Verilog. VHDL là một chút khó khăn hơn để tìm hiểu và chương trình.
VHDL có lợi thế là có rất nhiều cấu trúc hỗ trợ mô hình hóa cao cấp, và nó phản ánh hoạt động thực tế của thiết bị đang được lập trình. Các kiểu và gói dữ liệu phức tạp là rất cần thiết khi lập trình các hệ thống lớn và phức tạp, có thể có nhiều phần chức năng. Verilog không có khái niệm gói, và tất cả các chương trình phải được thực hiện với các kiểu dữ liệu đơn giản được cung cấp bởi các lập trình viên.
Cuối cùng, Verilog thiếu quản lý thư viện các ngôn ngữ lập trình phần mềm. Điều này có nghĩa là Verilog sẽ không cho phép các lập trình để đặt các mô-đun cần thiết trong các tệp tin riêng biệt được gọi là trong quá trình biên dịch. Các dự án lớn trên Verilog có thể kết thúc trong một lớn, và khó khăn để theo dõi, tập tin.Tóm tắt:
1. Verilog dựa trên C, trong khi VHDL dựa trên Pascal và Ada.
2. Không giống như Verilog, VHDL được đánh máy mạnh mẽ.
3. Ulike VHDL, Verilog là trường hợp nhạy cảm.
4. Verilog là dễ dàng hơn để tìm hiểu so với VHDL.
5. Verilog có các kiểu dữ liệu rất đơn giản, trong khi VHDL cho phép người dùng tạo ra các kiểu dữ liệu phức tạp hơn.
6. Verilog thiếu quản lý thư viện, giống như của VHDL.
